Основы языка проектирования цифровой аппаратуры Verilog

Автор - Валерий Соловьев

В настоящее время наблюдается бурное развитие языков описания аппаратуры (Hardware Description Language — HDL) высокого уровня. Одним из таких языков является язык Verilog. Язык Verilog родился в среде разработчиков цифровых систем, поэтому быстро завоевал популярность у инженеров-практиков. Вскоре язык Verilog стал главным конкурентом языка VHDL. Язык VHDL был разработан по заказу Министерства обороны США, которое всячески способствовало его широкому распространению. На сегодняшний день некоторые программные средства проектирования работают следующим образом: проекты, написанные на языке VHDL, транслируют в язык Verilog, а затем используют компилятор языка Verilog, поскольку язык Verilog более близок к аппаратуре, чем язык VHDL. Отсюда возникает вопрос, не лучше ли сразу создавать проекты на языке Verilog, поскольку любая трансляция требует дополнительных накладных расходов с точки зрения быстродействия, потребляемой мощности и площади на кристалле, занимаемой проектом. Однако широкому распространению языка Verilog среди русскоязычных проектировщиков в значительной степени препятствует отсутствие книг по языку Verilog. Те немногочисленные статьи, которые иногда появляются в периодических журналах не могут закрыть указанную проблему. Изучение же языка по стандартам весьма затруднительно, поскольку стандарты языка Verilog, прежде всего, предназначены не для пользователей языка, а для разработчиков компиляторов языка. В то же время в мире издано большое количество книг, посвященных языку Verilog, как для начинающих пользователей, так и для опытных специалистов.

В данной книге достаточно полно описываются основные синтаксические элементы и конструкции языка Verilog с точки зрения их практического использования. Каждая конструкция сопровождается примером. Поскольку язык Verilog предназначен как для описания проекта, так и для моделирования проекта, то не все конструкции языка Verilog могут быть реализованы аппаратно, т. е. синтезированы. Если конструкция синтезируется, то в книге приводится ее реализация на уровне регистровых передач (Register Transfer Level — RTL). Кроме того, непосредственно в тексте книги предлагается большое количество заданий, выполнение которых способствует более глубокому изучению языка. Некоторые задания посвящены изучению особенностей используемого читателем компилятора. Выполнение таких заданий позволяет приобрести практические знания о возможностях конкретного компилятора. В книге также много замечаний. Они заостряют внимание читателя на отдельных свойствах языка Verilog, его реализации в компиляторах и др. Изложение материала данной книги не привязывается к определенной элементной базе или конкретному программному средству проектирования. Другими словами, материал книги может использоваться при разработке проектов как на заказных СБИС и БМК, так и на ПЛИС. Для демонстрации результатов реализации примеров используется пакет Quartus II версии 12.1 фирмы Altera, однако читатель может использовать любой другой пакет.

Книга Валерия Соловьева "Основы языка проектирования цифровой аппаратуры Verilog" предназначена для разработчиков цифровых устройств и систем самостоятельно изучающих язык Verilog, она также будет полезна преподавателям, аспирантам и студентам соответствующих специальностей вузов.

Издательство – Горячая линия - Телеком

Год издания – 2014

Формат книги - PDF

Размер - 79,8 Мб

СКАЧАТЬ с gigapeta.com

Или

СКАЧАТЬ с turbobit.net

Или

СКАЧАТЬ с hitfile.net